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PCB設計8個小TIPS,超好用!
1、在使用protel 99se軟件設計,處理器的是89C51,晶振12MHZ 係統中還有一個40KHZ的超聲波信號和800hz的音頻信號,此時如何設計PCB才能提供高抗幹擾能力?
對於89C51等單片機而言,多大的信號的時候能夠影響89C51的正常工作?除了拉大兩者之間的距離之外,還有沒有其他的技巧來提高係統抗幹擾的能力?  
PCB設計提供高抗幹擾能力,當然需要盡量降低幹擾源信號的信號變化沿速率,具體多高頻率的信號,要看幹擾信號是那種電平,PCB布線多長。除了拉開間距外,通過匹配或拓撲解決幹擾信號的反射,過衝等問題,也可以有效降低信號幹擾。
2如果希望盡量減少板麵積,而打算像內存條那樣正反貼,可以嗎?
正反貼的PCB設計,隻要你的焊接加工沒問題,當然可以。
3、請問在PCB 布線中電源的分布和布線是否也需要象接地一樣注意。若不注意會帶來什麽樣的問題?會增加幹擾麽?  
電源若作為平麵層處理,其方式應該類似於地層的處理,當然,為了降低電源的共模輻射,建議內縮20倍的電源層距地層的高度。如果布線,建議走樹狀結構,注意避免電源環路問題。電源閉環會引起較大的共模輻射。
4、地址線是否應該采用星形布線?若采用星形布線,則Vtt的終端電阻可不可以放在星形的連接點處或者放在星形的一個分支的末端?
地址線是否要采用星型布線,取決於終端之間的時延要求是否滿足係統的建立、保持時間,另外還要考慮到布線的難度。星型拓撲的原因是確保每個分支的時延和反射一致,所以星型連接中使用終端並聯匹配,一般會在所有終端都添加匹配,隻在一個分支添加匹配,不可能滿足這樣的要求。
5、請問焊盤對高速信號有什麽影響?  
一個很好的問題。焊盤對高速信號有的影響,它的影響類似器件的封裝對器件的影響上。詳細的分析,信號從IC內出來以後,經過綁定線,管腳,封裝外殼,焊盤,焊錫到達傳輸線,這個過程中的所有關節都會影響信號的質量。但是實際分析時,很難給出焊盤、焊錫加上管腳的具體參數。所以一般就用IBIS模型中的封裝的參數將他們都概括了,當然這樣的分析在較低的頻率上分析是可以接收的,對於更高頻率信號更高精度仿真,就不夠精確了。現在的一個趨勢是用IBIS的V-I、V-T曲線描述buffer特性,用SPICE模型描述封裝參數。當然,在IC設計當中,也有信號完整性問題,在封裝選擇和管腳分配上也考慮了這些因素對信號質量的影響。  
7、在高速PCB中,VIA可以減少很大的回流路徑,但有的又說情願彎一下也不要打VIA,應該如何取舍?  
分析RF電路的回流路徑,與高速數字電路中信號回流還不太一樣。首先,二者有共同點,都是分布參數電路,都是應用maxwell方程計算電路的特性。
然而,射頻電路是模擬電路,有電路中電壓V=V(t),電流I=I(t)兩個變量都需要進行控製,而數字電路隻關注信號電壓的變化V=V(t)。因此,在RF布線中,除了考慮信號回流外,還需要考慮布線對電流的影響。即打彎布線和過孔對信號電流有沒有影響。
此外,大多數RF板都是單麵或雙麵PCB,並沒有完整的平麵層,回流路徑分布在信號周圍各個地和電源上,仿真時需要使用3D場提取工具分析,這時候打彎布線和過孔的回流需要具體分析;高速數字電路分析一般隻處理有完整平麵層的多層PCB,使用2D場提取分析,隻考慮在相鄰平麵的信號回流,過孔隻作為一個集總參數的R-L-C處理。
8、當信號跨電源分割時,是否表示對該信號而言,該電源平麵的交流阻抗大?此時,如果該信號層還有地平麵與其相鄰,即使信號和電源層間介質厚度小於與地之間的介質厚度,信號是否也會選擇地平麵作為回流路徑?
沒錯,這種說法是對的,根據阻抗計算公式,Z=squa(L/C), 在分隔處,C變小,Z增大。當然此處,信號還與地層相鄰,C比較大,Z較小,信號優先從完整的地平麵上回流。但是,不可避免會在分隔處產生阻抗不連續。
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